Карта понимания Как учиться на этом курсе PROCESS DIAGRAM 1 вопрос 2 модель 3 пример 4 проба 5 вывод PROCESS DIAGRAM 1 вопрос 2 модель 3 пример 4 проба 5 вывод Карта темы: от вопроса к самостоятельному выводу
Что рисовать и фиксировать Как учиться на этом курсе STRUCTURAL BLOCK DIAGRAM CENTRAL UNIT понятие схема перенос пример ошибка критерий Структурная схема стрелки показывают поток данных/энергии масштаб и расположение условные Визуальный конспект удерживает понятие, пример, ошибку и критерий
Ритм практики и повторения Как учиться на этом курсе ITERATION CYCLE вспомнить решить проверить исправить Цикл закрепления: извлечь из памяти, применить, проверить и исправить
Техническое задание и системная архитектура Инженерный практикум: схема, плата, узлы и измерения ПРИНЦИПИАЛЬНАЯ СХЕМА A[0..9] D[0..3] CTL КЛАВИАТУРА / АДРЕСНАЯ ШИНА DD13 RAM A0 1 A1 2 A2 3 A3 4 A4 5 WE 6 CS 7 D0 1 D1 2 D2 3 D3 4 DD15 ROM A0 1 A1 2 A2 3 A3 4 V1 5 V2 6 D0 1 D1 2 D2 3 DD18 RG VA 1 VB 2 C1 3 C2 4 D1 5 D2 6 D3 7 D4 8 Q1 1 Q2 2 Q3 3 Q4 4 DD20 DC A1 1 A2 2 A3 3 A4 4 1P 1 2P 2 3P 3 4P 4 DD23 ROM AD 1 A1 2 A2 3 A3 4 A4 5 Y 6 Q1 1 Q2 2 Q3 3 Q4 4 Q5 5 Q6 6 Q7 7 DD24 CT C1 1 C2 2 & 3 R 4 1 1 2 2 4 3 8 4 a b c d e f g к сегментам индикаторов 1P 2P 3P 4P 5P 6P Учебный фрагмент: ROM/RAM, регистры, дешифратор, индикаторы. me_edu Лист 1 Учебн. Фрагмент принципиальной схемы цифрового узла: память, регистры, дешифрация и линии индикаторов.
Конкретный электронный узел: вход, фильтр, защита Инженерный практикум: схема, плата, узлы и измерения ПРИНЦИПИАЛЬНАЯ СХЕМА ВХОДНОЙ УЗЕЛ AFE / ADC XS1 SENSOR R1 1 кОм C1 100 нФ R2 100 кОм VD1 +3V3 VD2 TP1 DD1 MCU PA0/ADC UART_TX GPIO Контроль: TP1, диапазон ADC 0…3,3 В, выбросы ограничены VD1/VD2. me_edu Лист 1 Учебн. Узел входного RC-фильтра: R ограничивает ток и вместе с C задаёт частоту среза перед АЦП.
Питание: стабилизатор, развязка и возвратные токи Инженерный практикум: схема, плата, узлы и измерения ПРИНЦИПИАЛЬНАЯ СХЕМА U_вх 9–12 В + C1 100 мкФ DA1 7805 IN OUT + C2 10 мкФ +5 В me_edu Лист 1 Учебн. Узел линейного стабилизатора: входная ёмкость, выходная ёмкость, общий провод и контроль +5 В.
KiCad/EDA workflow: ERC, footprint, DRC, Gerber Инженерный практикум: схема, плата, узлы и измерения 93 мм 56 мм Reference PCB TP1 +5V TP2 GND TP3 OUT analog keep-out MCU AFE DD2 XS1 1 2 3 4 5 +5 + 0 XS2 OUT GND +5 R5 R9 R6 R10 R8 R2 R2 C2 C1 C5 + VD1 VD2 VT4 E B C VT5 E B C VT1 E B C VT2 E B C VT3 E B C ЖАЛПТЧ К частотомеру К нагревателю Layers Top Cu GND DRC clearance tracks TP: +5V / GND / OUT Монтажный чертёж платы: микроконтроллер, analog front-end, стабилизатор, разъёмы и медные дорожки. Монтажный чертёж платы: микроконтроллер, analog front-end, стабилизатор, разъёмы и медные дорожки.
Цоколевка и интерфейсы: где реально подключаются сигналы Инженерный практикум: схема, плата, узлы и измерения MCU / STM32 VDD GND PA0 ADC PA1 PWM PB6 SCL PB7 SDA PA9 TX PA10 RX NRST BOOT0 SWDIO SWCLK
Цоколевка МК: питание, земля, ADC/PWM, I2C, UART и отладочный интерфейс должны быть связаны с задачей схемы.
Принципиальная схема: элементы, связи, режимы Атлас инженерных схем: от принципиальной схемы к плате ПРИНЦИПИАЛЬНАЯ СХЕМА U_вх R1 10 кОм R2 10 кОм U_вых = U_вх·R2/(R1+R2) me_edu Лист 1 Учебн. Принципиальная схема узла: обозначения, номиналы, вход, выход и общий провод.
Цифровой узел: логика, тайминг и линии данных Атлас инженерных схем: от принципиальной схемы к плате ПРИНЦИПИАЛЬНАЯ СХЕМА A[0..9] D[0..3] CTL КЛАВИАТУРА / АДРЕСНАЯ ШИНА DD13 RAM A0 1 A1 2 A2 3 A3 4 A4 5 WE 6 CS 7 D0 1 D1 2 D2 3 D3 4 DD15 ROM A0 1 A1 2 A2 3 A3 4 V1 5 V2 6 D0 1 D1 2 D2 3 DD18 RG VA 1 VB 2 C1 3 C2 4 D1 5 D2 6 D3 7 D4 8 Q1 1 Q2 2 Q3 3 Q4 4 DD20 DC A1 1 A2 2 A3 3 A4 4 1P 1 2P 2 3P 3 4P 4 DD23 ROM AD 1 A1 2 A2 3 A3 4 A4 5 Y 6 Q1 1 Q2 2 Q3 3 Q4 4 Q5 5 Q6 6 Q7 7 DD24 CT C1 1 C2 2 & 3 R 4 1 1 2 2 4 3 8 4 a b c d e f g к сегментам индикаторов 1P 2P 3P 4P 5P 6P Учебный фрагмент: ROM/RAM, регистры, дешифратор, индикаторы. me_edu Лист 1 Учебн. Цифровой фрагмент: память/регистр/дешифратор, линии адреса, данных и выходы на индикатор.
PCB review: размещение, земля, DRC, производство Атлас инженерных схем: от принципиальной схемы к плате 93 мм 56 мм PCB review TP1 +5V TP2 GND TP3 OUT analog keep-out MCU AFE DD2 XS1 1 2 3 4 5 +5 + 0 XS2 OUT GND +5 R5 R9 R6 R10 R8 R2 R2 C2 C1 C5 + VD1 VD2 VT4 E B C VT5 E B C VT1 E B C VT2 E B C VT3 E B C ЖАЛПТЧ К частотомеру К нагревателю Layers Top Cu GND DRC clearance tracks TP: +5V / GND / OUT Печатная плата как инженерный документ: компоненты, трассы, полигоны, тестовые точки и DRC. Печатная плата как инженерный документ: компоненты, трассы, полигоны, тестовые точки и DRC.
Что изучает электроника Введение: электроника, СИ и приставки Временная диаграмма помогает увидеть порядок фронтов и логических состояний.
Единицы СИ и кратные приставки Введение: электроника, СИ и приставки Степени десяти у приставок СИ
Научная (экспоненциальная) запись Введение: электроника, СИ и приставки COMPARATIVE CHART · LINEAR SCALE 0 200 400 600 800 1 000 сред. 10 10^1 100 10^2 1 000 10^3 max категория значение Чтение max: 10^3 min: 10^1 ×100 Среднее 370 · максимум 1 000 · минимум 10 Каждый порядок — в 10 раз больше
Степени десяти и проценты Математика для цепей 90 93 97 100 103 107 110 95 100 105 Допуск ±5% резистора 100 Ом: диапазон 95…105 Ом
Функция и график Математика для цепей DATA PLOT · MEASUREMENT SERIES -1 -0.2 0.7 1.5 2.3 3.2 4 -1 0.6 2.2 3.8 5.4 7 P1 P2 P3 x y measured points linear trend approx.: y = 2.00x + 0.00 Прямая пропорциональность y = 2x
Производная «на пальцах» Математика для цепей WAVEFORM · SINUSOIDAL MODEL λ A Где синус круто растёт — там его производная максимальна
Интеграл «на пальцах» Математика для цепей COMPARATIVE CHART · LINEAR SCALE 0 1.6 3.2 4.8 6.4 8 сред. 2 t1 4 t2 6 t3 8 t4 max категория значение Чтение max: t4 min: t1 ×4.0 Среднее 5 · максимум 8 · минимум 2 Сумма площадей столбиков ≈ интеграл
Электрический заряд Заряд, ток, напряжение, мощность ПРИНЦИПИАЛЬНАЯ СХЕМА узел I₁ = 2 А I₂ = 3 А I = 5 А I₁ + I₂ = I → 2 + 3 = 5 А me_edu Лист 1 Учебн. Узловая модель Кирхгофа: сумма токов в узле равна нулю.
Ток: I = q/t Заряд, ток, напряжение, мощность PROCESS DIAGRAM 1 заряд q 2 сечение 3 ток I = q/t PROCESS DIAGRAM 1 заряд q 2 сечение 3 ток I = q/t Ток — это поток заряда в секунду
Напряжение: U = A/q Заряд, ток, напряжение, мощность 0 38 77 115 153 192 230 1,5 5 12 230 Типичные напряжения, В
Мощность и энергия: P = UI, W = Pt Заряд, ток, напряжение, мощность COMPARATIVE CHART · LINEAR SCALE 0 7.2 14 22 29 36 сред. 12 1 А 24 2 А 36 3 А max категория значение Чтение max: 3 А min: 1 А ×3.0 Среднее 24 · максимум 36 · минимум 12 P = U·I при U = 12 В
Закон Ома: U = IR Закон Ома и сопротивление I-V CHARACTERISTIC · STATIC MODEL -4 -2 0 2 4 -2 0 2 4 U, V I, mA RESISTOR ВАХ резистора — прямая через начало координат
ВАХ резистора Закон Ома и сопротивление DATA PLOT · MEASUREMENT SERIES -1 0.3 1.7 3 4.3 5.7 7 -1 0 1 2 3 4 P1 P2 P3 x y measured points linear trend approx.: y = 0.50x + 0.00 ВАХ резистора R = 2 Ом: I = U/2
Удельное сопротивление и проводимость Закон Ома и сопротивление COMPARATIVE CHART · LINEAR SCALE 0 220 440 660 880 1 100 сред. 17 медь 28 алюм. 100 железо 1 100 нихром max категория значение Чтение max: нихром min: медь ×65 Среднее 311 · максимум 1 100 · минимум 17 Удельное сопротивление ρ (×10⁻⁹ Ом·м): медь — лучший проводник
Первый закон Кирхгофа (токов) Законы Кирхгофа и соединения резисторов ПРИНЦИПИАЛЬНАЯ СХЕМА узел I₁ = 2 А I₂ = 3 А I = 5 А I₁ + I₂ = I → 2 + 3 = 5 А me_edu Лист 1 Учебн. Первый закон Кирхгофа: I₁ + I₂ = I, то есть 2 + 3 = 5 А
Второй закон Кирхгофа (напряжений) Законы Кирхгофа и соединения резисторов ПРИНЦИПИАЛЬНАЯ СХЕМА E 12 В R1 U₁ = 4 В R2 U₂ = 8 В обход контура E = U₁ + U₂ → 12 = 4 + 8 В me_edu Лист 1 Учебн. Второй закон Кирхгофа: E = U₁ + U₂, то есть 12 = 4 + 8 В
Последовательное соединение Законы Кирхгофа и соединения резисторов ПРИНЦИПИАЛЬНАЯ СХЕМА E R1 2 Ом R2 4 Ом R3 6 Ом I — общий для всех me_edu Лист 1 Учебн. Последовательное соединение: R1—R2—R3 в цепочку, R = R1+R2+R3 = 12 Ом
Параллельное соединение Законы Кирхгофа и соединения резисторов ПРИНЦИПИАЛЬНАЯ СХЕМА U R1 6 Ом R2 6 Ом R3 6 Ом U одинаково на каждой ветви me_edu Лист 1 Учебн.
Параллельное соединение: ветви R1‖R2‖R3 между общими узлами, R общее меньше наименьшего
Делитель напряжения и тока Законы Кирхгофа и соединения резисторов ПРИНЦИПИАЛЬНАЯ СХЕМА U_вх R1 10 кОм R2 10 кОм U_вых = U_вх·R2/(R1+R2) me_edu Лист 1 Учебн. Делитель напряжения: Uвых снимают со средней точки R1/R2; формула Uвых = Uвх·R2/(R1+R2)
Источник ЭДС и внутреннее сопротивление ЭДС, внутреннее сопротивление, согласование ПРИНЦИПИАЛЬНАЯ СХЕМА реальный источник E 9 В r 1 Ом U (зажимы) Rн U = E − I·r me_edu Лист 1 Учебн.
Реальный источник: ЭДС E последовательно с внутренним сопротивлением r
Источник тока ЭДС, внутреннее сопротивление, согласование DATA PLOT · MEASUREMENT SERIES -1 0.3 1.7 3 4.3 5.7 7 -1 0 1 2 3 4 P1 P2 P3 P4 x y measured points linear trend approx.: y = 0.00x + 3.00 Источник тока: I держится постоянным
Согласование и максимальная мощность ЭДС, внутреннее сопротивление, согласование MAXIMUM POWER TRANSFER Эквивалент Тевенена E 12 В r 4 Ом Rн Pн Кривая мощности 0.0 4.5 9.0 0 4 8 16 Rн = r Rн, Ом Pн, Вт максимум при согласовании: Rн = r MAXIMUM POWER TRANSFER · THEVENIN MODEL Эквивалент источника E 12 В r 4 Ом Rн Pн I = E / (r + Rн) Pн = I²Rн Мощность в нагрузке 0.0 2.3 4.5 6.8 9.0 0 4 8 12 16 max: Rн = r 8.0 Вт 9.0 Вт 8.0 Вт Rн, Ом Pн, Вт максимум мощности при согласовании: Rн = r Теорема максимальной мощности: источник отдаёт максимум в нагрузку при Rн = r.
Метод узловых потенциалов Методы анализа и теоремы PROCESS DIAGRAM 1 узел A 2 G·φ = I 3 решаем систему PROCESS DIAGRAM 1 узел A 2 G·φ = I 3 решаем систему Узловой анализ через проводимости
Метод контурных токов Методы анализа и теоремы ITERATION CYCLE контур I контур II общая ветвь ЗНК Контурные токи и общая ветвь
Принцип суперпозиции Методы анализа и теоремы PROCESS DIAGRAM 1 оставить 1 источник 2 остальные обнулить 3 найти отклик 4 сложить вклады PROCESS DIAGRAM 1 оставить 1 источник 2 остальные обнулить 3 найти отклик 4 сложить вклады Порядок расчёта методом суперпозиции
Теоремы Тевенена и Нортона Методы анализа и теоремы I-V CHARACTERISTIC · STATIC MODEL -4 -2 0 2 4 -2 0 2 4 U, V I, mA RESISTOR Эквивалент Тевенена: Eт с Rт = 4 Ом
Что такое резистор и зачем он нужен Резистор: реальный компонент и нелинейные сопротивления I-V CHARACTERISTIC · STATIC MODEL -4 -2 0 2 4 -2 0 2 4 U, V I, mA RESISTOR ВАХ резистора — прямая линия, наклон = 1/R
Рассеиваемая мощность и тепло Резистор: реальный компонент и нелинейные сопротивления COMPARATIVE CHART · LINEAR SCALE 0 18 36 54 72 90 сред. 20 старт 40 нагрев 65 рабочая зона 90 предел max категория значение Чтение max: предел min: старт ×4.5 Среднее 54 · максимум 90 · минимум 20 Диаграмма режимов помогает контролировать температуру и время процесса.
Ряды номиналов E-серии и цветовая маркировка Резистор: реальный компонент и нелинейные сопротивления COMPARATIVE CHART · LINEAR SCALE 0 1.6 3.3 4.9 6.6 8.2 сред. 1 1.0 1.2 1.2 1.5 1.5 1.8 1.8 2.2 2.2 2.7 2.7 3.3 3.3 3.9 3.9 4.7 4.7 5.6 5.6 6.8 6.8 8.2 8.2 max категория значение Чтение max: 8.2 min: 1.0 ×8.2 Среднее 3.6 · максимум 8.2 · минимум 1 Ряд E12 — стандартные множители номиналов (выделен 2.2)
Реальные резисторы: ряды E24/E96, типоразмеры SMD, маркировка Резистор: реальный компонент и нелинейные сопротивления I-V CHARACTERISTIC · STATIC MODEL -4 -2 0 2 4 -2 0 2 4 U, V I, mA RESISTOR Любой постоянный резистор — линейная ВАХ; меняется лишь наклон 1/R
Нелинейные сопротивления: термистор и варистор Резистор: реальный компонент и нелинейные сопротивления STRUCTURAL BLOCK DIAGRAM CENTRAL UNIT MCU ADC GPIO UART I2C/SPI Структурная схема стрелки показывают поток данных/энергии масштаб и расположение условные Структурная схема показывает ядро контроллера и основные периферийные блоки.
Ёмкость C = Q/U Конденсатор: ёмкость, заряд и энергия DATA PLOT · MEASUREMENT SERIES -1 0 1 2 3 4 5 -1 1.8 4.6 7.4 10.2 13 P1 P2 P3 x y measured points linear trend approx.: y = 3.00x + 0.00 Линейная связь заряда Q и напряжения U: наклон = C
Типы конденсаторов и их реальная маркировка Конденсатор: ёмкость, заряд и энергия DATA PLOT · MEASUREMENT SERIES -1 0.8 2.7 4.5 6.3 8.2 10 -1 19.4 39.8 60.2 80.6 101 P1 P2 P3 P4 P5 P6 x y measured points linear trend approx.: y = 8.41x + -16.45 Маркировка XXY → XX·10^Y пФ: 104=100 нФ, 103=10 нФ, 471=470 пФ
Энергия конденсатора W = CU²/2 Конденсатор: ёмкость, заряд и энергия COMPARATIVE CHART · LINEAR SCALE 0 5 10 15 20 25 сред. 1 1В 4 2В 9 3В 16 4В 25 5В max категория значение Чтение max: 5В min: 1В ×25 Среднее 11 · максимум 25 · минимум 1 Энергия растёт как квадрат напряжения (W ∝ U²)
Соединение конденсаторов Конденсатор: ёмкость, заряд и энергия ПРИНЦИПИАЛЬНАЯ СХЕМА Параллельно C1 100 нФ C2 100 нФ C = C₁ + C₂ = 200 нФ Последовательно C1 100 нФ C2 100 нФ 1/C = 1/C₁ + 1/C₂ → 50 нФ me_edu Лист 1 Учебн.
Два по 100 нФ: параллельно → 200 нФ, последовательно → 50 нФ (противоположно резисторам)
Индуктивность L и ЭДС самоиндукции Катушка индуктивности: ЭДС самоиндукции и энергия WAVEFORM · SINUSOIDAL MODEL λ A Изменение тока (синус) наводит ЭДС, сдвинутую по фазе
От чего зависит индуктивность Катушка индуктивности: ЭДС самоиндукции и энергия COMPARATIVE CHART · LINEAR SCALE 0 3.2 6.4 9.6 13 16 сред. 1 N 4 2N 9 3N 16 4N max категория значение Чтение max: 4N min: N ×16 Среднее 7.5 · максимум 16 · минимум 1 Индуктивность растёт как квадрат числа витков (L ∝ N²)
Энергия катушки W = LI²/2 Катушка индуктивности: ЭДС самоиндукции и энергия COMPARATIVE CHART · LINEAR SCALE 0 3.2 6.4 9.6 13 16 сред. 1 1А 4 2А 9 3А 16 4А max категория значение Чтение max: 4А min: 1А ×16 Среднее 7.5 · максимум 16 · минимум 1 Энергия катушки растёт как квадрат тока (W ∝ I²)
Заряд конденсатора через резистор: постоянная времени τ = RC Переходные процессы в цепях RC и RL WAVEFORM · SINUSOIDAL MODEL λ A Экспонента заряда: u_C(t) = E(1 − e^(−t/τ))
Разряд конденсатора Переходные процессы в цепях RC и RL DATA PLOT · MEASUREMENT SERIES -1 0.2 1.3 2.5 3.7 4.8 6 -1 1.8 4.6 7.4 10.2 13 P1 P2 P3 P4 P5 x y measured points linear trend approx.: y = -2.11x + 8.38 Экспонента разряда: за τ остаётся ≈37 %, за 5τ ≈0
Переходный процесс в RL: τ = L/R Переходные процессы в цепях RC и RL WAVEFORM · SINUSOIDAL MODEL λ A Нарастание тока в RL: i(t) = (E/R)(1 − e^(−t/τ))
Сравнение RC и RL и правило «пяти тау» Переходные процессы в цепях RC и RL COMPARATIVE CHART · LINEAR SCALE 0 16 32 49 65 81 сред. 35 A 52 B 68 C 81 D max категория значение Чтение max: D min: A ×2.3 Среднее 59 · максимум 81 · минимум 35 Столбчатая диаграмма делает сравнение величин проверяемым.
Параметры синусоиды: амплитуда, период, частота, фаза Синусоидальный ток и реактивное сопротивление WAVEFORM · SINUSOIDAL MODEL λ A Синусоида: амплитуда U_m, период T = 1/f
Действующее (среднеквадратичное) значение Uд = Um/√2 Синусоидальный ток и реактивное сопротивление COMPARATIVE CHART · LINEAR SCALE 0 65 130 195 260 325 сред. 325 U_m (амплитуда) max 230 U_д (RMS) категория значение Чтение max: U_m (ампл… min: U_д (RMS) ×1.4 Среднее 278 · максимум 325 · минимум 230 Сеть 230 В: RMS = U_m/√2 ≈ 0,707·U_m
Реактивное сопротивление конденсатора и катушки Синусоидальный ток и реактивное сопротивление BODE MAGNITUDE · HIGH-PASS FILTER 0 dB -3 dB log f |H(jw)|, dB cutoff fc +20 dB/dec actual response asymptote X_C падает с частотой — конденсатор пропускает ВЧ (ФВЧ-поведение)
Сдвиг фаз в реактивных элементах Синусоидальный ток и реактивное сопротивление Резистор R U I φ = 0 · совпадают Катушка L U I I отстаёт на 90° Конденсатор C U I I опережает на 90° Векторные диаграммы U и I: в R совпадают, в L ток отстаёт, в C — опережает на 90°
Импеданс Z и фазоры Комплексный метод: импеданс, фазоры и мощность AC Re +j φ ≈ 53° R = 30 Ом X = 40 Ом Z = 50 Ом Треугольник сопротивлений: Z² = R² + X², tg φ = X/R Фазор импеданса: R = 30 Ом, X = 40 Ом → |Z| = 50 Ом, φ ≈ 53°
Треугольник сопротивлений и фаз Комплексный метод: импеданс, фазоры и мощность AC Re +j φ ≈ 37° R = 40 Ом X = 30 Ом Z = 50 Ом Треугольник сопротивлений: Z² = R² + X², tg φ = X/R Треугольник сопротивлений: |Z| = √(R² + X²), tg φ = X/R (R = 40 Ом, X = 30 Ом → Z = 50 Ом)
Мощность в цепях переменного тока Комплексный метод: импеданс, фазоры и мощность AC P Q φ ≈ 37° P = 920 Q = 690 вар S = 1150 В·А Треугольник мощностей: S² = P² + Q², cos φ = P/S Треугольник мощностей: P = 920 Вт, Q = 690 вар, S = 1150 В·А, cos φ = 0,8
Коэффициент мощности cos φ и его коррекция Комплексный метод: импеданс, фазоры и мощность AC COMPARATIVE CHART · LINEAR SCALE 0 29 57 86 114 143 сред. 143 cos φ=0,7 max 105 cos φ=0,95 категория значение Чтение max: cos φ=0,7 min: cos φ=0,95 ×1.4 Среднее 124 · максимум 143 · минимум 105 При той же P рост cos φ снижает ток в линии (усл. ед.)
Резонансная частота f₀ = 1/(2π√(LC)) Резонанс в RLC и пассивные фильтры BODE MAGNITUDE · LOW-PASS FILTER 0 dB -3 dB log f |H(jw)|, dB cutoff fc -20 dB/dec actual response asymptote Контур резонирует на f₀ = 1/(2π√(LC))
Последовательный и параллельный резонанс, добротность Q Резонанс в RLC и пассивные фильтры ПРИНЦИПИАЛЬНАЯ СХЕМА E 12 В R1 U₁ = 4 В R2 U₂ = 8 В обход контура E = U₁ + U₂ → 12 = 4 + 8 В me_edu Лист 1 Учебн. Контурная модель Кирхгофа: алгебраическая сумма напряжений по контуру равна нулю.
Пассивные фильтры: ФНЧ и ФВЧ на RC Резонанс в RLC и пассивные фильтры BODE MAGNITUDE · LOW-PASS FILTER 0 dB -3 dB log f |H(jw)|, dB cutoff fc -20 dB/dec actual response asymptote АЧХ ФНЧ: спад −20 дБ/декада выше f_c
Полосовой фильтр и крутизна АЧХ Резонанс в RLC и пассивные фильтры BODE MAGNITUDE · HIGH-PASS FILTER 0 dB -3 dB log f |H(jw)|, dB cutoff fc +20 dB/dec actual response asymptote АЧХ ФВЧ: подъём до f_c, далее плоская полоса пропускания
Зачем нужны полупроводники Полупроводники: от зонной модели до p-n перехода lg ρ (Ом·м): медь ≈ −8, кремний ≈ +3, стекло ≈ +12 — полупроводник между металлом и изолятором
Зонная модель и собственная проводимость Полупроводники: от зонной модели до p-n перехода WIRING DIAGRAM · QUADCOPTER POWER/SIGNAL PDB / AIO АКБ LiPo VBAT+ GND VBAT+ GND Мотор 1 ESC 1 Мотор 2 ESC 2 Мотор 3 ESC 3 Мотор 4 ESC 4 Полётный контроллер (FC) Приёмник (RX) VBAT+ GND сигнал PWM/DSHOT 3 фазы мотора WIRING PWR / SIGNAL GND common
Электрическая схема дрона разделяет силовую шину, регуляторы, сигнальные линии и общую землю.
Примесная проводимость: n-тип и p-тип Полупроводники: от зонной модели до p-n перехода WIRING DIAGRAM · QUADCOPTER POWER/SIGNAL PDB / AIO АКБ LiPo VBAT+ GND VBAT+ GND Мотор 1 ESC 1 Мотор 2 ESC 2 Мотор 3 ESC 3 Мотор 4 ESC 4 Полётный контроллер (FC) Приёмник (RX) VBAT+ GND сигнал PWM/DSHOT 3 фазы мотора WIRING PWR / SIGNAL GND common
Электрическая схема дрона разделяет силовую шину, регуляторы, сигнальные линии и общую землю.
p-n переход и потенциальный барьер Полупроводники: от зонной модели до p-n перехода n-тип основные: электроны p-тип основные: дырки обеднённый слой − − − − − − − − − − − − + + + + + + + + + + + + ⊕ ⊕ ⊕ ⊖ ⊖ ⊖ E_встр U_к ≈ 0,7 В (Si) потенциал Структура p-n перехода: обеднённый слой с ионами примеси, встроенное поле и барьер ≈ 0,7 В
Вольт-амперная характеристика диода Диод: ВАХ, включение и типы I-V CHARACTERISTIC · STATIC MODEL -4 -2 0 2 4 -2 0 2 4 U, V I, mA Vf DIODE ВАХ диода: резкий рост тока после U_пор ≈ 0,7 В в прямом направлении
Уравнение диода и пороговое напряжение Диод: ВАХ, включение и типы I-V CHARACTERISTIC · STATIC MODEL -4 -2 0 2 4 -2 0 2 4 U, V I, mA Vf DIODE Экспоненциальная ВАХ диода: ток ничтожен до U_пор и резко растёт после
Типы диодов и их назначение Диод: ВАХ, включение и типы I-V CHARACTERISTIC · STATIC MODEL -4 -2 0 2 4 -2 0 2 4 U, V I, mA Vf LED ВАХ светодиода: порог выше, чем у кремниевого диода (≈ 1,8…3,4 В в зависимости от цвета)
Реальные детали: что лежит в ящике у электронщика Диод: ВАХ, включение и типы I-V CHARACTERISTIC · STATIC MODEL -4 -2 0 2 4 -2 0 2 4 U, V I, mA Vf Vz ZENER ВАХ стабилитрона BZX55C5V1: на обратной ветви напряжение фиксируется около 5,1 В
Схема: светодиод с токоограничивающим резистором Диод: ВАХ, включение и типы ПРИНЦИПИАЛЬНАЯ СХЕМА +5 В R1 330 Ом HL1 I = (5 − 2) / 330 ≈ 9 мА me_edu Лист 1 Учебн. Светодиод HL1 и токоограничивающий R1 = 330 Ом: I = (5 − 2)/330 ≈ 9 мА
Однополупериодный выпрямитель Выпрямители: одно-, двухполупериодный и мостовой WAVEFORM · SINUSOIDAL MODEL λ A Однополупериодное выпрямление: проходит только положительная половина каждого периода
Двухполупериодный выпрямитель со средней точкой Выпрямители: одно-, двухполупериодный и мостовой WAVEFORM · SINUSOIDAL MODEL λ A Двухполупериодное выпрямление: обе половины синусоиды загнуты «вверх», частота пульсаций 100 Гц
Мостовой выпрямитель (схема Греца) Выпрямители: одно-, двухполупериодный и мостовой ПРИНЦИПИАЛЬНАЯ СХЕМА ~ сеть VD1 VD2 VD3 VD4 + + C1 1000 мкФ Rн U= ≈ 1,4·U~ me_edu Лист 1 Учебн. Мостовая схема Греца (VD1–VD4): оба полупериода выпрямляются, C1 сглаживает пульсации
Ёмкостный фильтр: как конденсатор сглаживает пульсации Сглаживающие фильтры и пульсации WAVEFORM · SINUSOIDAL MODEL λ A Выход выпрямителя с ёмкостным фильтром: пики синусоиды и медленный разряд конденсатора между ними (пульсации)
Расчёт ёмкости и оценка пульсаций Сглаживающие фильтры и пульсации BODE MAGNITUDE · LOW-PASS FILTER 0 dB -3 dB log f |H(jw)|, dB cutoff fc -20 dB/dec actual response asymptote Диаграмма Боде связывает частоту, усиление и частоту среза фильтра.
Схема: RC-фильтр для дочистки пульсаций Сглаживающие фильтры и пульсации ПРИНЦИПИАЛЬНАЯ СХЕМА ВХОДНОЙ УЗЕЛ AFE / ADC XS1 SENSOR R1 1 кОм C1 100 нФ R2 100 кОм VD1 +3V3 VD2 TP1 DD1 MCU PA0/ADC UART_TX GPIO Контроль: TP1, диапазон ADC 0…3,3 В, выбросы ограничены VD1/VD2. me_edu Лист 1 Учебн. RC-фильтр нижних частот (R1–C1): дочищает пульсации, f_срез = 1/(2π·R·C)
Стабилитрон: рабочий участок обратной ветви Стабилитрон и параметрический стабилизатор I-V CHARACTERISTIC · STATIC MODEL -4 -2 0 2 4 -2 0 2 4 U, V I, mA Vf Vz ZENER ВАХ стабилитрона: на обратной ветви при U_ст напряжение фиксируется при росте тока
Параметрический стабилизатор и опорное напряжение Стабилитрон и параметрический стабилизатор ПРИНЦИПИАЛЬНАЯ СХЕМА U_вх 9–12 В R1 470 Ом VD1 U_вых ≈ U_ст (напр. 5,1 В) me_edu Лист 1 Учебн. Параметрический стабилизатор: R_б последовательно, стабилитрон параллельно нагрузке держит U_ст
Схема: параметрический стабилизатор на BZX55C5V1 Стабилитрон и параметрический стабилизатор ПРИНЦИПИАЛЬНАЯ СХЕМА U_вх 9–12 В R1 470 Ом VD1 U_вых ≈ U_ст (напр. 5,1 В) me_edu Лист 1 Учебн. Параметрический стабилизатор: R1 (150 Ом) + стабилитрон VD1 BZX55C5V1, U_вых ≈ 5,1 В
Линейный стабилизатор: принцип и КПД Линейные стабилизаторы: 78xx и LDO COMPARATIVE CHART · LINEAR SCALE 0 18 37 55 74 92 сред. 42 12→5 В, η 75 12→9 В, η 92 5→4,6 В LDO, η max категория значение Чтение max: 5→4,6 В L… min: 12→5 В, η ×2.2 Среднее 70 · максимум 92 · минимум 42 КПД линейного стабилизатора (%) растёт по мере сближения входного и выходного напряжений
Рассеиваемая мощность и LDO Линейные стабилизаторы: 78xx и LDO COMPARATIVE CHART · LINEAR SCALE 0 1.4 2.8 4.2 5.6 7 сред. 7 12→5 В, 1 А max 1.2 9→5 В, 0,3 А 0.6 LDO 3,6→3,3 В категория значение Чтение max: 12→5 В, 1… min: LDO 3,6→3… ×12 Среднее 2.9 · максимум 7 · минимум 0.6 Рассеиваемая мощность P = (U_вх − U_вых)·I (Вт): чем меньше разница напряжений, тем меньше тепла
Схема: интегральный стабилизатор 5 В на 7805 Линейные стабилизаторы: 78xx и LDO ПРИНЦИПИАЛЬНАЯ СХЕМА U_вх 9–12 В + C1 100 мкФ DA1 7805 IN OUT + C2 10 мкФ +5 В me_edu Лист 1 Учебн. Линейный стабилизатор +5 В: DA1 = L7805 / КР142ЕН5А, C1 = 100 мкФ (вход), C2 = 10 мкФ (выход)
ШИМ и почему импульсники эффективнее линейных Импульсные преобразователи: ШИМ, buck, boost, flyback ПРИНЦИПИАЛЬНАЯ СХЕМА U_вх 12 В + C1 VT ШИМ L VD + C2 Rн U_вых = D·U_вх me_edu Лист 1 Учебн. Понижающий (buck) преобразователь: ключ VT дозирует энергию в дроссель L, обратный диод VD замыкает ток, C2 сглаживает выход
Топологии: buck, boost, инвертирующий, flyback Импульсные преобразователи: ШИМ, buck, boost, flyback ПРИНЦИПИАЛЬНАЯ СХЕМА U_вх 3,7 В + C1 L VT ШИМ VD + C2 Rн U_вых > U_вх me_edu Лист 1 Учебн. Повышающий (boost) преобразователь: при открытом ключе VT дроссель L копит энергию, при закрытом — отдаёт её через диод VD в нагрузку, поднимая напряжение
Типы аккумуляторов и их напряжения Аккумуляторы и питание устройств Номинальное напряжение ячейки, В: NiMH 1,2 · свинец 2,0 · LiFePO₄ 3,2 · Li-ion 3,7
Зарядные алгоритмы и защита Аккумуляторы и питание устройств PROCESS DIAGRAM 1 CC: ток постоянен, U растёт до 4,2 В 2 CV: U = 4,2 В, ток спадает 3 стоп при I ≈ 0,05…0,1C 4 защита: BMS / TP4056 PROCESS DIAGRAM 1 CC: ток постоянен, U растёт до 4,2 В 2 CV: U = 4,2 В, ток спадает 3 стоп при I ≈ 0,05…0,1C 4 защита: BMS / TP4056 Зарядный цикл Li-ion: фаза постоянного тока (CC), затем постоянного напряжения (CV)
Что такое биполярный транзистор Биполярный транзистор: устройство и режимы База (B) Коллектор (C) Эмиттер (E) Условное обозначение npn-транзистора: стрелка на эмиттере направлена наружу
Конкретные приборы: NPN и PNP в металле Биполярный транзистор: устройство и режимы База (B) Коллектор (C) Эмиттер (E) PNP (2N3906): стрелка эмиттера направлена внутрь — зеркало NPN по токам и питанию
Три режима работы Биполярный транзистор: устройство и режимы I-V CHARACTERISTIC · STATIC MODEL -4 -2 0 2 4 -2 0 2 4 U, V I, mA Vf DIODE Переход база-эмиттер ведёт себя как диод: открывается около 0,6…0,7 В
Коэффициент усиления по току β (h21э) Биполярный транзистор: устройство и режимы COMPARATIVE CHART · LINEAR SCALE 0 404 808 1 212 1 616 2 020 сред. 20 I_б, мкА 2 000 I_к, мкА 2 020 I_э, мкА max категория значение Чтение max: I_э, мкА min: I_б, мкА ×101 Среднее 1 346,667 · максимум 2 020 · минимум 20 Малый ток базы управляет в β раз большим током коллектора
Зачем три схемы включения Схемы включения: ОЭ, ОК, ОБ STRUCTURAL BLOCK DIAGRAM CENTRAL UNIT Транзистор ОЭ: общий эмиттер ОК: общий коллектор ОБ: общая база Структурная схема стрелки показывают поток данных/энергии масштаб и расположение условные Три схемы включения: общим называют вывод, общий для входа и выхода
Общий эмиттер (ОЭ) Схемы включения: ОЭ, ОК, ОБ WAVEFORM · SINUSOIDAL MODEL λ A ОЭ инвертирует сигнал: выход в противофазе со входом и больше по амплитуде
Общий коллектор (ОК) — эмиттерный повторитель Схемы включения: ОЭ, ОК, ОБ PROCESS DIAGRAM 1 Высокоомный источник 2 ОК (повторитель) 3 Низкоомная нагрузка PROCESS DIAGRAM 1 Высокоомный источник 2 ОК (повторитель) 3 Низкоомная нагрузка Эмиттерный повторитель согласует высокое сопротивление с низким
Общая база (ОБ) Схемы включения: ОЭ, ОК, ОБ COMPARATIVE CHART · LINEAR SCALE 0 20 40 60 80 100 сред. 100 ОЭ: Ku max 1 ОК: Ku≈1 100 ОБ: Ku категория значение Чтение max: ОЭ: Ku min: ОК: Ku≈1 ×100 Среднее 67 · максимум 100 · минимум 1 Усиление по напряжению: ОЭ и ОБ большое, ОК около единицы
Зачем нужна рабочая точка Смещение и рабочая точка покоя WAVEFORM · SINUSOIDAL MODEL λ A Точка покоя посередине — сигнал качается симметрично вверх и вниз без клиппинга
Нагрузочная прямая Смещение и рабочая точка покоя DATA PLOT · MEASUREMENT SERIES -1 1.3 3.7 6 8.3 10.7 13 -1 0.6 2.2 3.8 5.4 7 P1 P2 P3 x y measured points linear trend approx.: y = -0.50x + 6.00 Нагрузочная прямая на плоскости (U_КЭ; I_к): точку покоя берут посередине
Смещение делителем напряжения и термостабилизация Смещение и рабочая точка покоя PROCESS DIAGRAM 1 R1/R2 (делитель) 2 База: U_б фикс. 3 R_э: ООС по току 4 Точка покоя стабильна PROCESS DIAGRAM 1 R1/R2 (делитель) 2 База: U_б фикс. 3 R_э: ООС по току 4 Точка покоя стабильна Делитель задаёт смещение, R_э стабилизирует точку покоя
Крутизна и сопротивление эмиттера Малосигнальная модель и усиление каскада ОЭ База (B) Коллектор (C) Эмиттер (E) Малосигнальная модель: транзистор как управляемый источник тока g_m·u_бэ
Усиление каскада ОЭ Малосигнальная модель и усиление каскада ОЭ COMPARATIVE CHART · LINEAR SCALE 0 15 31 46 62 77 сред. 77 |Ku| с шунтом max 10 |Ku| с R_э категория значение Чтение max: |Ku| с шу… min: |Ku| с R_э ×7.7 Среднее 44 · максимум 77 · минимум 10 ООС в эмиттере снижает усиление, но делает его стабильным
Полевой транзистор: управление полем Полевые транзисторы: JFET и MOSFET Затвор (G) Сток (D) Исток (S) Условное обозначение n-канального MOSFET: затвор изолирован от канала
ВАХ и крутизна полевого транзистора Полевые транзисторы: JFET и MOSFET I-V CHARACTERISTIC · STATIC MODEL -4 -2 0 2 4 -2 0 2 4 U, V I, mA RESISTOR В крутой области канал MOSFET ведёт себя как управляемый затвором резистор
MOSFET как ключ и как усилитель Полевые транзисторы: JFET и MOSFET ПРИНЦИПИАЛЬНАЯ СХЕМА реальный источник E 9 В r 1 Ом U (зажимы) Rн U = E − I·r me_edu Лист 1 Учебн.
Каскад с общим истоком (аналог ОЭ): сигнал на затвор, выход со стока, Ku = −g_m·R_с
Реальная схема ключа на NPN-транзисторе Транзистор в ключевом режиме ПРИНЦИПИАЛЬНАЯ СХЕМА +12 В Реле K1 VD1 VT1 BC547 / 2N2222 R1 1 кОм Сигнал МК (GPIO) me_edu Лист 1 Учебн. Ключ на NPN: GPIO → R_б 1 кОм → VT1 (BC547/2N2222) → реле, VD1 (1N4148) гасит выброс
Каталог транзисторов: какой прибор для какой задачи Транзистор в ключевом режиме ULN2003A 1B 1 2B 2 3B 3 4B 4 5B 5 6B 6 7B 7 GND 8 7C 9 6C 10 5C 11 4C 12 3C 13 2C 14 1C 15 COM 16 ULN2003A: семь дарлингтоновых ключей со встроенными диодами; B — входы, C — выходы, COM — для индуктивной нагрузки
BJT или MOSFET: ток против напряжения Транзистор в ключевом режиме Затвор (G) Сток (D) Исток (S) BJT управляется током базы, MOSFET — напряжением на затворе (ток затвора в статике ≈ 0)
Управление реле и индуктивной нагрузкой Транзистор в ключевом режиме PROCESS DIAGRAM 1 МК (сигнал) 2 R_б 3 Транзистор-ключ 4 Реле + диод PROCESS DIAGRAM 1 МК (сигнал) 2 R_б 3 Транзистор-ключ 4 Реле + диод Ключ на реле: базовый резистор задаёт ток, диод гасит выброс самоиндукции
ШИМ-нагрузка и потери на ключе Транзистор в ключевом режиме WAVEFORM · SINUSOIDAL MODEL λ A ШИМ: меняя ширину импульсов (скважность), регулируют среднюю мощность
Зачем несколько каскадов Многокаскадные усилители и частотная характеристика STRUCTURAL BLOCK DIAGRAM CENTRAL UNIT Усилитель Вход: повторитель Усиление: ОЭ Выход: мощный каскад Структурная схема стрелки показывают поток данных/энергии масштаб и расположение условные Многокаскадный усилитель: вход с высоким R_вх, средние усиливают, выход с низким R_вых
Частотная характеристика: нижняя и верхняя границы Многокаскадные усилители и частотная характеристика BODE MAGNITUDE · HIGH-PASS FILTER 0 dB -3 dB log f |H(jw)|, dB cutoff fc +20 dB/dec actual response asymptote Нижняя граница f_н: ниже неё разделительные конденсаторы срезают сигнал
Диаграмма Боде и спад усиления Многокаскадные усилители и частотная характеристика BODE MAGNITUDE · LOW-PASS FILTER 0 dB -3 dB log f |H(jw)|, dB cutoff fc -20 dB/dec actual response asymptote Верхняя граница f_в: за ней усиление спадает на 20 дБ/декаду
Что такое обратная связь Обратная связь: ООС, ПОС и устойчивость PROCESS DIAGRAM 1 Вход (+) 2 Усилитель K 3 Выход 4 Цепь ОС β_ос PROCESS DIAGRAM 1 Вход (+) 2 Усилитель K 3 Выход 4 Цепь ОС β_ос Структура усилителя с обратной связью: часть выхода возвращается на вход
Что даёт отрицательная обратная связь Обратная связь: ООС, ПОС и устойчивость COMPARATIVE CHART · LINEAR SCALE 0 200 400 600 800 1 000 сред. 1 000 Ku без ООС max 10 Ku с ООС категория значение Чтение max: Ku без ООС min: Ku с ООС ×100 Среднее 505 · максимум 1 000 · минимум 10 ООС снижает усиление, но во столько же раз растёт полоса и падают искажения
Положительная ОС и условие генерации Обратная связь: ООС, ПОС и устойчивость ITERATION CYCLE Усиление K ПОС β_ос Баланс фаз 0° Генерация ПОС: при |K·β_ос|=1 и нулевом сдвиге фазы возникает генерация
Устойчивость усилителя с ООС Обратная связь: ООС, ПОС и устойчивость BODE MAGNITUDE · LOW-PASS FILTER 0 dB -3 dB log f |H(jw)|, dB cutoff fc -20 dB/dec actual response asymptote Коррекция снижает усиление на ВЧ: петлевое усиление падает ниже 1 раньше, чем фаза дойдёт до 180°
Что такое ОУ и зачем виртуальный ноль Операционный усилитель: идеальный и реальный − + U_вых U_вх R_вх R_ос ⏚ U_вых = −(R_ос / R_вх) · U_вх Инвертирующий ОУ: на входе «−» виртуальный ноль, ток входного резистора целиком течёт через резистор обратной связи
Цоколёвка реального ОУ: LM358 (DIP-8) Операционный усилитель: идеальный и реальный LM358 OUT1 1 IN1− 2 IN1+ 3 GND 4 IN2+ 5 IN2− 6 OUT2 7 Vcc 8 Цоколёвка LM358 (DIP-8): два ОУ, вывод 4 — GND, вывод 8 — Vcc. Та же распиновка у TL072 и NE5532
Инвертирующий и неинвертирующий усилитель Базовые схемы на ОУ − + U_вых U_вх R_ос R_з ⏚ U_вых = (1 + R_ос / R_з) · U_вх Неинвертирующий усилитель: Ku = 1 + Rос/Rз, фаза сохраняется
Инвертирующий усилитель: схема и номиналы Базовые схемы на ОУ − + U_вых U_вх R_вх R_ос ⏚ U_вых = −(R_ос / R_вх) · U_вх Инвертирующий усилитель: Ku = −Rос/Rвх. Пример: Rвх=10к, Rос=50к → Ku=−5
Повторитель (буфер) и сумматор Базовые схемы на ОУ − + U_вых U_вх U_вых = U_вх (K=1, R_вх→∞) Повторитель-буфер: Ku = 1, развязывает источник и нагрузку
Интегратор и дифференциатор на ОУ Интегратор, дифференциатор, компаратор и триггер Шмитта − + U_вых U_вх R_вх C ⏚ U_вых = −(1/RC) ∫ U_вх dt Интегратор: конденсатор в обратной связи, выход = интеграл входа
Компаратор и триггер Шмитта (гистерезис) Интегратор, дифференциатор, компаратор и триггер Шмитта WAVEFORM · SINUSOIDAL MODEL λ A Зашумлённый сигнал на входе компаратора: без гистерезиса он даёт ложные переключения
Компаратор на ОУ: схема включения Интегратор, дифференциатор, компаратор и триггер Шмитта − + U_вых U_вх U_оп U_вых = +U_пит, если U₊ > U₋, иначе −U_пит Компаратор: ОУ без ООС сравнивает Uвх с Uоп и выдаёт уровень «1» или «0»
Активный ФНЧ Саллена–Ки против пассивного фильтра Активные фильтры BODE MAGNITUDE · LOW-PASS FILTER 0 dB -3 dB log f |H(jw)|, dB cutoff fc -20 dB/dec actual response asymptote АЧХ ФНЧ: ровная полоса пропускания и спад после частоты среза fс
ФВЧ и полосовой фильтр Активные фильтры BODE MAGNITUDE · HIGH-PASS FILTER 0 dB -3 dB log f |H(jw)|, dB cutoff fc +20 dB/dec actual response asymptote АЧХ ФВЧ: подавление низких частот, прозрачность для высоких
Условие генерации и RC-генератор (мост Вина) Генераторы колебаний WAVEFORM · SINUSOIDAL MODEL λ A Синусоида генератора на мосте Вина: частота f0 = 1/(2π·RC)
Структура и принцип работы PLL Фазовая автоподстройка частоты (ФАПЧ / PLL) PROCESS DIAGRAM 1 Вход 2 Фазовый детектор 3 ФНЧ 4 ГУН (VCO) 5 Выход PROCESS DIAGRAM 1 Вход 2 Фазовый детектор 3 ФНЧ 4 ГУН (VCO) 5 Выход Структура ФАПЧ: детектор фазы → фильтр → управляемый генератор, с обратной связью
Применения ФАПЧ Фазовая автоподстройка частоты (ФАПЧ / PLL) ITERATION CYCLE Сравнение фаз Фильтрация Подстройка ГУН Деление на N Замкнутый цикл ФАПЧ с делителем на N: fвых = N·fоп
Спектр сигнала: ряд и преобразование Фурье Сигналы и системы: Фурье, Лаплас, передаточная функция COMPARATIVE CHART · LINEAR SCALE 0 2 4 6 8 10 сред. 10 f0 max 0 2f 3.3 3f 0 4f 2 5f 0 6f 1.4 7f категория значение Чтение max: f0 min: 2f n=7 Среднее 2.4 · максимум 10 · минимум 0 Спектр прямоугольника: основная гармоника и убывающие нечётные (3f, 5f, 7f…)
Преобразование Лапласа, H(s), диаграммы Боде и устойчивость Сигналы и системы: Фурье, Лаплас, передаточная функция BODE MAGNITUDE · LOW-PASS FILTER 0 dB -3 dB log f |H(jw)|, dB cutoff fc -20 dB/dec actual response asymptote АЧХ H(jω) в диаграмме Боде: до частоты среза передача почти постоянна, затем спад около −20 dB/dec
ЦАП: как из числа сделать напряжение (R-2R) ЦАП и АЦП: квантование, разрядность, Котельников PROCESS DIAGRAM 1 Код (биты) 2 Матрица R-2R 3 Суммирование весов 4 Uвых PROCESS DIAGRAM 1 Код (биты) 2 Матрица R-2R 3 Суммирование весов 4 Uвых ЦАП R-2R: каждый бит вносит свой вес, сумма даёт аналоговое напряжение
АЦП и квантование: разрядность и шаг ЦАП и АЦП: квантование, разрядность, Котельников Квантование: непрерывное напряжение округляется к ближайшему дискретному уровню
Частота дискретизации и теорема Котельникова (Найквиста) ЦАП и АЦП: квантование, разрядность, Котельников WAVEFORM · SINUSOIDAL MODEL λ A Дискретизация: отсчёты берутся не реже 2·fmax, иначе возникает алиасинг
Перевод чисел: десятичная ⇄ двоичная Системы счисления и двоичная арифметика COMPARATIVE CHART · LINEAR SCALE 0 26 51 77 102 128 сред. 128 2⁷ max 64 2⁶ 32 2⁵ 16 2⁴ 8 2³ 4 2² 2 2¹ 1 2⁰ категория значение Чтение max: 2⁷ min: 2⁰ ×128 Среднее 32 · максимум 128 · минимум 1 Веса разрядов восьмибитного двоичного числа
Таблица истинности, СДНФ и СКНФ Булева алгебра и минимизация функций PROCESS DIAGRAM 1 Таблица истинности 2 Строки с выходом 1 3 Конъюнкции входов 4 СДНФ: их сумма (ИЛИ) PROCESS DIAGRAM 1 Таблица истинности 2 Строки с выходом 1 3 Конъюнкции входов 4 СДНФ: их сумма (ИЛИ) Построение СДНФ: каждой единице таблицы — своё произведение, всё объединяется через ИЛИ
Минимизация картами Карно Булева алгебра и минимизация функций PROCESS DIAGRAM 1 Таблица истинности 2 Карта Карно 3 Группировка единиц 4 Минимальное выражение PROCESS DIAGRAM 1 Таблица истинности 2 Карта Карно 3 Группировка единиц 4 Минимальное выражение Этапы минимизации логической функции
Вентили И, ИЛИ, НЕ Логические вентили и их таблицы истинности A B Y AND Таблица истинности A B Y 0 0 0 0 1 0 1 0 0 1 1 1 Вентиль И (AND): выход 1 только при обеих единицах на входах
Исключающее ИЛИ (XOR) и сравнение Логические вентили и их таблицы истинности A B Y XOR Таблица истинности A B Y 0 0 0 0 1 1 1 0 1 1 1 0 Исключающее ИЛИ (XOR): выход 1, когда входы различны
Универсальный базис И-НЕ (NAND) Логические вентили и их таблицы истинности A B Y NAND Таблица истинности A B Y 0 0 1 0 1 1 1 0 1 1 1 0 Вентиль И-НЕ (NAND): универсальный базис цифровой логики
Реальная микросхема: 74HC00 (четыре 2И-НЕ) Логические вентили и их таблицы истинности 74HC00 1A 1 1B 2 1Y 3 2A 4 2B 5 2Y 6 GND 7 3Y 8 3A 9 3B 10 4Y 11 4A 12 4B 13 Vcc 14 Цоколёвка 74HC00 (DIP-14): четыре вентиля 2И-НЕ, питание на вывод 14, земля на вывод 7
Семейство 74HCxx: какая микросхема за что отвечает Логические вентили и их таблицы истинности PROCESS DIAGRAM 1 74HC04 НЕ 2 74HC08 И 3 74HC32 ИЛИ 4 74HC00 И-НЕ PROCESS DIAGRAM 1 74HC04 НЕ 2 74HC08 И 3 74HC32 ИЛИ 4 74HC00 И-НЕ Базовые «кирпичики» серии 74HCxx: инвертор, И, ИЛИ, И-НЕ
Полусумматор и полный сумматор Комбинационные схемы: сумматоры, шифраторы, мультиплексоры PROCESS DIAGRAM 1 Входы A, B 2 XOR → сумма S 3 AND → перенос C 4 Выход в старший разряд PROCESS DIAGRAM 1 Входы A, B 2 XOR → сумма S 3 AND → перенос C 4 Выход в старший разряд Структура полусумматора
Шифраторы и дешифраторы Комбинационные схемы: сумматоры, шифраторы, мультиплексоры STRUCTURAL BLOCK DIAGRAM CENTRAL UNIT Дешифратор 3→8 код A2A1A0 логика выбора Y0…Y7: активен один Структурная схема стрелки показывают поток данных/энергии масштаб и расположение условные Дешифратор 3→8: двоичный код выбирает ровно один из восьми выходов
Мультиплексор, демультиплексор, компаратор Комбинационные схемы: сумматоры, шифраторы, мультиплексоры PROCESS DIAGRAM 1 Входы данных D0–D3 2 Адресные линии A1A0 3 Логика выбора 4 Выход Y PROCESS DIAGRAM 1 Входы данных D0–D3 2 Адресные линии A1A0 3 Логика выбора 4 Выход Y Структура мультиплексора 4→1
Арифметико-логическое устройство (АЛУ) Комбинационные схемы: сумматоры, шифраторы, мультиплексоры PROCESS DIAGRAM 1 Операнд A 2 Операнд B 3 Блок операций (код) 4 Результат + флаги PROCESS DIAGRAM 1 Операнд A 2 Операнд B 3 Блок операций (код) 4 Результат + флаги Тракт данных арифметико-логического устройства
Память на один бит: защёлка и триггер Триггеры: RS, D, JK, T A B Y NOR Таблица истинности A B Y 0 0 1 0 1 0 1 0 0 1 1 0 RS-защёлку собирают из двух перекрёстно соединённых вентилей ИЛИ-НЕ (NOR)
D-триггер и временная диаграмма Триггеры: RS, D, JK, T Временная диаграмма D-триггера: Q защёлкивает D по фронту CLK
JK- и T-триггеры Триггеры: RS, D, JK, T T-триггер: при T=1 выход Q переключается каждый фронт, деля частоту вдвое
Реальная микросхема: 74HC74 (два D-триггера) Триггеры: RS, D, JK, T A Y NOT Таблица истинности A Y 0 1 1 0 Инверсный выход Q̅ D-триггера 74HC74 всегда противоположен прямому Q
Регистры: хранение и сдвиг Регистры, счётчики и делители частоты STRUCTURAL BLOCK DIAGRAM CENTRAL UNIT Сдвиговый регистр вход данных (serial) D0→D1→D2→D3 такт CLK сдвигает Структурная схема стрелки показывают поток данных/энергии масштаб и расположение условные Сдвиговый регистр: по каждому такту бит продвигается по цепочке D-триггеров
Счётчики: асинхронные и синхронные Регистры, счётчики и делители частоты ITERATION CYCLE 000 001 010 011 100 101 110 111 Цикл трёхразрядного двоичного счётчика (по модулю 8)
Делители частоты Регистры, счётчики и делители частоты Делитель частоты: каждый каскад уменьшает частоту вдвое
Что такое конечный автомат Конечные автоматы: Мили и Мур STRUCTURAL BLOCK DIAGRAM CENTRAL UNIT Конечный автомат регистр состояния логика переходов логика выходов Структурная схема стрелки показывают поток данных/энергии масштаб и расположение условные Структура автомата: регистр состояния плюс комбинационная логика переходов и выходов
Граф состояний и реализация Конечные автоматы: Мили и Мур ITERATION CYCLE S0: красный S1: красный+жёлтый S2: зелёный S3: жёлтый Граф состояний автомата управления светофором
Синхронизация и метастабильность Конечные автоматы: Мили и Мур CLK async вход после T1 после T2 Синхронизатор из двух триггеров: асинхронный вход выравнивается по тактам за два фронта CLK
Уровни логического 0 и 1, помехоустойчивость Логические семейства и микросхемы памяти Уровни ТТЛ (5 В): 0 — ниже 0,8 В; 1 — выше 2,0 В; между — запрещённая зона
Семейства ТТЛ и КМОП Логические семейства и микросхемы памяти COMPARATIVE CHART · LINEAR SCALE 0 2 4 6 8 10 сред. 10 Скорость ТТЛ max 2 Потребл. КМОП 4 Помехоуст. ТТЛ 8 Помехоуст. КМОП категория значение Чтение max: Скорость… min: Потребл.… ×5.0 Среднее 6 · максимум 10 · минимум 2 Сравнение семейств: КМОП экономичнее и помехоустойчивее
Микросхемы памяти: SRAM, DRAM, ROM, Flash Логические семейства и микросхемы памяти PROCESS DIAGRAM 1 Адрес 2 Дешифратор строки 3 Массив ячеек 4 Шина данных PROCESS DIAGRAM 1 Адрес 2 Дешифратор строки 3 Массив ячеек 4 Шина данных Структура микросхемы памяти: адресация и доступ к ячейкам
Что такое микропроцессор и микроконтроллер От логики к процессору: МП, МК и архитектуры PROCESS DIAGRAM 1 ЦП (ALU+регистры) 2 Память программ Flash 3 Память данных ОЗУ 4 Порты ввода-вывода 5 Таймеры и АЦП PROCESS DIAGRAM 1 ЦП (ALU+регистры) 2 Память программ Flash 3 Память данных ОЗУ 4 Порты ввода-вывода 5 Таймеры и АЦП Микроконтроллер = ЦП + память + периферия в одном корпусе
Внутренняя архитектура реального МК: AVR ATmega328P От логики к процессору: МП, МК и архитектуры STRUCTURAL BLOCK DIAGRAM CENTRAL UNIT ATmega328P AVR 8-бит Ядро AVR GPIO 23 Таймеры 0/1/2 Flash 32 КБ UART/USART SRAM 2 КБ SPI / I²C EEPROM 1 КБ АЦП 10 бит ×6 Структурная схема стрелки показывают поток данных/энергии масштаб и расположение условные Внутреннее устройство ATmega328P: ядро + память + периферия на одном кристалле
Внутри центрального процессора Устройство ЦП и цикл команды PROCESS DIAGRAM 1 Тактовый генератор 2 Устройство управления 3 АЛУ 4 Регистры (PC, IR, SP, флаги) PROCESS DIAGRAM 1 Тактовый генератор 2 Устройство управления 3 АЛУ 4 Регистры (PC, IR, SP, флаги) Узлы ЦП: тактирование → управление → АЛУ ↔ регистры
Цикл команды: выборка — декодирование — исполнение Устройство ЦП и цикл команды ITERATION CYCLE Выборка (Fetch) Декодирование (Decode) Исполнение (Execute) PC → следующая команда Бесконечный цикл выборки-исполнения команд
Три шины процессора Шины, адресное пространство и стек COMPARATIVE CHART · LOG SCALE 100 1 000 10 000 100 000 1 000 000 10 000 000 100 000 000 1 000 000 000 10 000 000 000 256 8 бит 65 536 16 бит 1 048 576 20 бит 4 294 967 296 32 бит max категория значение Чтение max: 32 бит min: 8 бит ×16777216 Порядки величин: максимум / минимум ≈ 16777216 Разрядность шины адреса → число адресуемых ячеек (2^N)
Карта памяти и стек Шины, адресное пространство и стек 0 10923 21845 32768 43690 54613 65535 0 16384 49152 65535 Карта памяти: Flash (низ) → ОЗУ → стек (растёт вниз) → регистры периферии (верх)
Из чего состоит система команд Система команд и ассемблер PROCESS DIAGRAM 1 Пересылка (MOV/LD/ST) 2 Арифметика/логика (ADD/AND) 3 Сравнение и флаги (CMP) 4 Переходы (JMP/JZ/CALL) PROCESS DIAGRAM 1 Пересылка (MOV/LD/ST) 2 Арифметика/логика (ADD/AND) 3 Сравнение и флаги (CMP) 4 Переходы (JMP/JZ/CALL) Основные группы команд процессора
Прерывания: вектор, приоритеты, обработчик Прерывания, таймеры и ШИМ ITERATION CYCLE Основная программа Событие → запрос Сохранить состояние в стек Обработчик ISR Восстановить и продолжить Жизненный цикл прерывания
Таймеры, счётчики и ШИМ Прерывания, таймеры и ШИМ Таймер задаёт период; ширина импульса ШИМ управляет средней мощностью
Распиновка МК и порты GPIO Ввод-вывод: GPIO, АЦП и ЦАП МК (пример) GPIO 1 VCC 2 GND 3 TX 4 RX 5 SCL 6 SDA 7 MOSI 8 MISO 9 SCK 10 ADC 11 RST 12 Распиновка МК: выводы совмещают GPIO и функции периферии
Цоколёвка реального чипа: выводы ATmega328P Ввод-вывод: GPIO, АЦП и ЦАП ATmega328P PC6/RESET PD0/RXD PD1/TXD PD2 PD3 PD4 VCC GND PB6/XTAL1 PB7/XTAL2 PD5 PD6 PD7 PB0 PB1 PB2/SS PB3/MOSI PB4/MISO PB5/SCK AVCC AREF GND PC0/ADC0 PC1 PC2 PC3 PC4/SDA PC5/SCL
Цоколёвка ATmega328P: выводы совмещают GPIO, UART, SPI, I²C, АЦП и тактирование
АЦП и ЦАП: мост между аналоговым и цифровым Ввод-вывод: GPIO, АЦП и ЦАП COMPARATIVE CHART · LINEAR SCALE 0 13 107,2 26 214,4 39 321,6 52 428,8 65 536 сред. 256 8 бит 1 024 10 бит 4 096 12 бит 65 536 16 бит max категория значение Чтение max: 16 бит min: 8 бит ×256 Среднее 17 728 · максимум 65 536 · минимум 256 Разрядность АЦП → число уровней квантования (2^N)
UART — асинхронный обмен Последовательные интерфейсы: UART, SPI, I2C, CAN, USB Кадр UART 9600 бод: старт-бит → 8 бит данных → стоп-бит
SPI — быстрый синхронный обмен Последовательные интерфейсы: UART, SPI, I2C, CAN, USB SPI: ведущий тактирует SCK, данные идут по MOSI/MISO синхронно
I2C — две линии и адресация; коротко о CAN и USB Последовательные интерфейсы: UART, SPI, I2C, CAN, USB STRUCTURAL BLOCK DIAGRAM CENTRAL UNIT Шина I²C SDA · SCL Ведущий (MCU) Ведомый 0x48 Ведомый 0x68 Подтяжка Rp Структурная схема стрелки показывают поток данных/энергии масштаб и расположение условные I²C: две линии SDA/SCL с подтяжкой; несколько ведомых на одной шине, каждый со своим адресом
Тулчейн и прошивка Программирование МК: тулчейн, прошивка, отладка, ОСРВ PROCESS DIAGRAM 1 Исходник C/C++ 2 Компилятор 3 Компоновщик (линкер) 4 Образ .hex/.bin 5 Прошивка во Flash PROCESS DIAGRAM 1 Исходник C/C++ 2 Компилятор 3 Компоновщик (линкер) 4 Образ .hex/.bin 5 Прошивка во Flash Тулчейн: от исходника до прошивки в МК
Отладка и основы ОСРВ Программирование МК: тулчейн, прошивка, отладка, ОСРВ ITERATION CYCLE Задача A (высокий приоритет) Планировщик Задача B Задача C (фон) ОСРВ: планировщик переключает задачи по приоритету
Чем ПЛИС отличается от микроконтроллера ПЛИС и языки описания аппаратуры (HDL) PROCESS DIAGRAM 1 Тех. задание 2 HDL-описание 3 Синтез в логику 4 Размещение и трассировка 5 Прошивка ПЛИС PROCESS DIAGRAM 1 Тех. задание 2 HDL-описание 3 Синтез в логику 4 Размещение и трассировка 5 Прошивка ПЛИС Маршрут от идеи до настроенной ПЛИС: код на HDL превращается в конфигурацию ячеек
Ячейки, LUT и синтез ПЛИС и языки описания аппаратуры (HDL) A B Y AND Таблица истинности A B Y 0 0 0 0 1 0 1 0 0 1 1 1 Любой вентиль и сложная функция в ПЛИС реализуются через LUT — таблицу подстановки
Реальные ПЛИС: Lattice iCE40 и Xilinx Artix-7 ПЛИС и языки описания аппаратуры (HDL) iCE40 FPGA IOB_L0 IOB_L1 IOB_L2 IOB_L3 VCCIO_0 GND IOB_L4 IOB_L5 SPI_SCK SPI_SI SPI_SO SPI_SS CRESET CDONE GND VCC_1V2 IOB_R0 IOB_R1 IOB_R2 IOB_R3 VCCIO_1 GND IOB_R4 IOB_R5 GBIN0 (CLK) GBIN1 PLL_OUT VPP_2V5 IOB_T0 IOB_T1 GND
Условная цоколёвка ПЛИС iCE40 в корпусе QFP: банки ввода-вывода (IOB), питание (VCCIO/VCC), тактовые входы (GBIN/CLK), конфигурация по SPI
Что такое система на кристалле Системы на кристалле (СнК) и закон Мура PROCESS DIAGRAM 1 CPU-ядра 2 GPU 3 NPU (ИИ) 4 Память и шина 5 Модем / интерфейсы PROCESS DIAGRAM 1 CPU-ядра 2 GPU 3 NPU (ИИ) 4 Память и шина 5 Модем / интерфейсы Структура типовой СнК: всё устройство — на одном кристалле, блоки связаны внутренней шиной
Закон Мура и его пределы Системы на кристалле (СнК) и закон Мура COMPARATIVE CHART · LINEAR SCALE 0 6.4 13 19 26 32 сред. 2 +0 лет 4 +2 8 +4 16 +6 32 +8 max категория значение Чтение max: +8 min: +0 лет ×16 Среднее 12 · максимум 32 · минимум 2 Удвоение числа транзисторов каждые ~2 года: рост экспоненциальный (условные единицы)
Внутри современной СнК: блок за блоком Системы на кристалле (СнК) и закон Мура STRUCTURAL BLOCK DIAGRAM CENTRAL UNIT SoC (RISC-V) многоядерный Ядра RISC-V ×4 PCIe / USB Кэш L2 GPU NPU (ИИ-ускоритель) Менеджер питания Контроллер LPDDR4 Структурная схема стрелки показывают поток данных/энергии масштаб и расположение условные Структурная схема современной СнК: универсальные ядра RISC-V, ИИ-ускоритель NPU, контроллер памяти и интерфейсы на одном кристалле
Современная плата: как монтируют модуль СнК Системы на кристалле (СнК) и закон Мура 93 мм 56 мм Современная плата (модуль SoC) TP1 +5V TP2 GND TP3 OUT analog keep-out SoC RISC-V/ARM LPDDR4 (память) DD2 XS1 1 2 3 4 5 +5 + 0 XS2 OUT GND +5 R5 R9 R6 R10 R8 R2 R2 C2 C1 C5 + VD1 VD2 VT4 E B C VT5 E B C VT1 E B C VT2 E B C VT3 E B C ЖАЛПТЧ К частотомеру К нагревателю Layers Top Cu GND DRC clearance tracks TP: +5V / GND / OUT Монтаж многослойной платы вокруг СнК: память LPDDR4 вплотную к контроллеру, отдельный PMIC, радиоблок Wi-Fi 6 Монтаж многослойной платы вокруг СнК: память LPDDR4 вплотную к контроллеру, отдельный PMIC, радиоблок Wi-Fi 6
Дискретные сигналы и спектр Цифровая обработка сигналов (DSP) WAVEFORM · SINUSOIDAL MODEL λ A Непрерывный сигнал → отсчёты через равные интервалы → числовая последовательность для обработки
Цифровые фильтры: КИХ и БИХ Цифровая обработка сигналов (DSP) BODE MAGNITUDE · LOW-PASS FILTER 0 dB -3 dB log f |H(jw)|, dB cutoff fc -20 dB/dec actual response asymptote АЧХ цифрового ФНЧ: ниже частоты среза сигнал проходит, выше — подавляется
Чем считают DSP: процессоры TMS320 и команда MAC Цифровая обработка сигналов (DSP) Команда MAC: за один такт DSP умножает пару отсчётов и прибавляет к сумме — основа фильтров и БПФ
Почему GaN и SiC лучше кремния Силовая электроника: GaN и SiC Затвор (G) Сток (D) Исток (S) Силовой ключ на широкозонном полупроводнике: быстрое переключение, малые потери
Инверторы, преобразователи и управление двигателями Силовая электроника: GaN и SiC ПРИНЦИПИАЛЬНАЯ СХЕМА +Uпит Q1 Q3 Q2 Q4 M упр. упр. me_edu Лист 1 Учебн. Мостовой инвертор (H-мост): диагональные пары ключей формируют переменный ток из постоянного
Модуляция: от AM/FM до QAM и OFDM РЧ/СВЧ электроника, антенны и связь WAVEFORM · SINUSOIDAL MODEL λ A Несущая модулируется сигналом: меняется амплитуда (AM), частота (FM) или фаза+амплитуда (QAM)
Антенны и линии связи РЧ/СВЧ электроника, антенны и связь COMPARATIVE CHART · LINEAR SCALE 0 1.6 3.2 4.8 6.4 8 сред. 2 QPSK 4 16-QAM 6 64-QAM 8 256-QAM max категория значение Чтение max: 256-QAM min: QPSK ×4.0 Среднее 5 · максимум 8 · минимум 2 Бит на символ для разных видов QAM: выше порядок — выше скорость, но строже требования к качеству сигнала
Слои, трассировка и целостность сигналов Проектирование печатных плат (PCB) и ЭМС PROCESS DIAGRAM 1 Схема 2 Расстановка элементов 3 Трассировка дорожек 4 Контроль ЭМС/целостности 5 Производство PROCESS DIAGRAM 1 Схема 2 Расстановка элементов 3 Трассировка дорожек 4 Контроль ЭМС/целостности 5 Производство Маршрут проектирования платы: от принципиальной схемы до готового файла для завода
ЭМС, заземление и развязка Проектирование печатных плат (PCB) и ЭМС 93 мм 56 мм Земляной полигон и развязка TP1 +5V TP2 GND TP3 OUT analog keep-out Цифровой блок Аналоговый блок DD2 XS1 1 2 3 4 5 +5 + 0 XS2 OUT GND +5 R5 R9 R6 R10 R8 R2 R2 C2 C1 C5 + VD1 VD2 VT4 E B C VT5 E B C VT1 E B C VT2 E B C VT3 E B C ЖАЛПТЧ К частотомеру К нагревателю Layers Top Cu GND DRC clearance tracks TP: +5V / GND / OUT Сплошной слой земли и развязывающие конденсаторы у микросхем — основа чистого питания и низких помех Сплошной слой земли и развязывающие конденсаторы у микросхем — основа чистого питания и низких помех
Конвейер, кэш и многоядерность Процессорные архитектуры: конвейер, RISC-V, ИИ-ускорители CLK Выборка Декод Исполн Запись Конвейер: стадии разных команд выполняются одновременно, со сдвигом на такт
CISC, RISC и открытая архитектура RISC-V Процессорные архитектуры: конвейер, RISC-V, ИИ-ускорители PROCESS DIAGRAM 1 Команда 2 Декод 3 Регистры 4 АЛУ 5 Память / запись PROCESS DIAGRAM 1 Команда 2 Декод 3 Регистры 4 АЛУ 5 Память / запись Простой RISC-конвейер: однотипные короткие команды легко разложить по стадиям
Аппаратные ускорители ИИ: NPU и TPU Процессорные архитектуры: конвейер, RISC-V, ИИ-ускорители COMPARATIVE CHART · LINEAR SCALE 0 6 12 18 24 30 сред. 1 CPU 6 GPU 30 NPU/TPU max категория значение Чтение max: NPU/TPU min: CPU ×30 Среднее 12 · максимум 30 · минимум 1 Условная энергоэффективность на матричных операциях ИИ: специализация выигрывает у универсальности
MEMS и сенсоры; гибкая и носимая электроника Передовые направления: MEMS, гибкая электроника, фотоника, квантовые приборы PROCESS DIAGRAM 1 MEMS-датчик 2 АЦП 3 Обработка (МК/DSP) 4 Связь 5 Облако / приложение PROCESS DIAGRAM 1 MEMS-датчик 2 АЦП 3 Обработка (МК/DSP) 4 Связь 5 Облако / приложение Типовая цепочка носимого устройства: микродатчик → оцифровка → обработка → передача данных
Фотоника и квантовая электроника: куда движется отрасль Передовые направления: MEMS, гибкая электроника, фотоника, квантовые приборы WAVEFORM · SINUSOIDAL MODEL λ A Оптическая связь: данные кодируются импульсами света в волокне — основа современной и будущей электроники